xmlui.ArtifactBrowser.AdvancedSearch.title

Show simple item record

dc.contributor.authorRoselló Moreno, Héctor Gustavo
dc.date.accessioned2018-10-25T14:19:34Z
dc.date.available2018-10-25T14:19:34Z
dc.date.issued2016
dc.identifier.citationROSELLÓ Moreno, Héctor Gustavo. Procesador segmentado para fines académicos usando HDL. Tesis (Magíster en Microelectrónica). Lima, Perú: Universidad Nacional Mayor de San Marcos, Facultad de Ingeniería Electrónica y Eléctrica, Unidad de Posgrado. 2016, 210 h.es
dc.identifier.urihttps://hdl.handle.net/20.500.12672/8548
dc.descriptionEl documento digital no refiere asesores
dc.descriptionPublicación a texto completo no autorizada por el autores
dc.description.abstractDesarrolla el diseño de un procesador segmentado con la finalidad de ayudar a los estudiantes en el aprendizaje del desempeño de este tipo de procesadores, principalmente cuando se presentan conflictos con relación a la secuencia de instrucciones utilizadas y sus dependencias. Para ello se utilizan técnicas hardware, tales como el adelantamiento de datos, inserción de burbujas, y anticipación de riesgos. Estos métodos se aplican para la arquitectura MIPS que consta de una segmentación de 5 etapas y cumple con las características de la arquitectura ISA tipo RISC empleada ampliamente en la temática de “Arquitectura de Computadoras”. El método empleado es desarrollar cada vez una nueva versión del procesador adaptado para solucionar el nuevo paradigma mostrando la mejora en su desempeño luego de hacerlo, así tendremos una versión que muestra la solución por riesgos de dependencia de datos. Otra versión del procesador para el caso en que una instrucción dependa del dato de una instrucción de carga, para finalmente realizar una última versión que solucione las dependencias debido a las bifurcaciones, que vienen a ser las más características y que presenta dificultad de asimilar en esta parte de la temática, tanto por la poca afición a la lectura del estudiantado como a la baja comprensión lectora que se tiene. El proceso de ver los eventos y simularlos más que solo verlos estáticamente permitirá una mejor y rápida comprensión de estos fenómenos así como su interacción al modificar los programas y el hardware del procesador respectivo.es
dc.description.uriTesises
dc.language.isospaes
dc.publisherUniversidad Nacional Mayor de San Marcoses
dc.rightsinfo:eu-repo/semantics/restrictedAccesses
dc.sourceRepositorio de Tesis - UNMSMes
dc.sourceUniversidad Nacional Mayor de San Marcoses
dc.subjectMicroprocesadores RISCes
dc.subjectLenguajes de descripción de hardwarees
dc.subjectMIPS (Arquitectura de computadoras)es
dc.titleProcesador segmentado para fines académicos usando HDLes
dc.typeinfo:eu-repo/semantics/masterThesises
thesis.degree.nameMagíster en Microelectrónicaes
thesis.degree.grantorUniversidad Nacional Mayor de San Marcos. Facultad de Ingeniería Electrónica y Eléctrica. Unidad de Posgradoes
thesis.degree.levelMaestriaes
thesis.degree.disciplineMicroelectrónicaes
dc.subject.ocdeIngeniería Eléctrica y Electrónicaes


Files in this item

Thumbnail

This item appears in the following Collection(s)

Show simple item record